【導讀】Cascode SiC JFET（CJFET）擁有低柵荷、低導通損耗、開關速度快的特性，非常適合高頻 LLC 諧振變換器。但該器件關斷 dv/dt 高，容易引發電壓振鈴、過沖和 EMI 問題，開關電流偏大時問題更加明顯。本文圍繞 LLC ZVS 工況，重點解析外部 Cds 電容對最小死區時間的影響，同時講解如何借助 Cds 緩沖電路分流關斷電流，在保障 ZVS 的前提下降低開關損耗，給出可落地的時序設計思路。
共源共柵碳化硅結型場效應晶體管（Cascode SiC JFET，簡稱 CJFET）兼具高耐壓、低導通損耗、開關速度快及柵極電荷低（0?12 V 柵極驅動）等優勢，在 LLC 諧振變換器中極具應用潛力。然而，其關斷時較高的電壓變化率（dv/dt）易激發持續振鈴，導致電壓過沖、電磁干擾（EMI），極端情況下甚至引發振蕩。尤其在高于諧振頻率的工況下，初級側開關電流往往較大（例如 750 V 器件可達 30 A 以上），該問題更為突出。
本手冊為 CJFET 用于高頻零電壓開關（ZVS）應用提供了系統級設計指導。本文將重點介紹外部 Cds對死區時間要求的影響、使用外部 Cds降低功率損耗。
一、外部 Cds對死區時間要求的影響
為了維持 LLC 變換器初級側開關的零電壓導通（ZVS），在施加柵極驅動電壓導通器件之前，必須將開關節點處的總電容完全放電。假設在關斷瞬態期間開關電流保持恒定，ZVS所需的最小過渡時間Ttr由以下公式給出：
（公式1）
其中， Coss(tr)為功率器件數據手冊中規定的時間相關輸出電容。如公式 1 所示，外加 Cds會增加所需的最小過渡時間。同樣以 NTBT023N075CJ4 為例，根據公式 2 計算得出的有無外加 Cds時所需的最小 Ttr曲線如圖 1 所示。為了維持ZVS，死區時間 Tdt必須長于該 Ttr。因此，該曲線給出了柵極控制器生成的 PWM 信號所需死區時間 Tdt的理論最小值。在實際設計中，還需要增加一定的裕量，以應對由以下因素引起的器件柵極信號時序偏移誤差：柵極驅動路徑延遲不一致、器件在導通與關斷柵極電壓下的閾值電壓差異，以及導通/關斷電阻不平衡等。這一裕量的設定是一項系統設計決策，需要綜合考量柵極驅動路徑的元器件選型、導通/關斷柵極電壓設置以及 PCB 布局布線等多種因素。
圖 1. 不使用和使用不同外部 Cds時維持 ZVS 所需的最小死區時間
沿用上一節的示例，當開關電流為 10 A 且外加 220 pF 的 Cds以控制 dv/dt 時，約 35 ns 的過渡時間 Ttr即已足夠。為給器件柵極處的時序容差留出裕量，本應用筆記的測試環境中采用了 75 ns 的死區時間 Tdt。
二、使用外部 Cds降低功率損耗
在許多應用中，LLC變換器需要工作在高于其諧振頻率的開關頻率下。在這些情況下，開關器件不僅需要關斷勵磁電流，還需要關斷負載電流（折算到初級側）。由于關斷dv/dt隨開關電流增大而升高，建議使用RC或純電容緩沖電路來限制高電流關斷工況下的dv/dt。
如果在 LLC 變換器中使用電容緩沖電路（C-snubber）并維持零電壓導通（ZVS），則不會產生額外的開關損耗。相反，由于關斷瞬態電流被分流至緩沖電路，它還有助于降低開關損耗。關斷期間存儲在緩沖電路中的能量，會在該開關再次導通前回饋至母線，因此緩沖電容不會產生額外的功率損耗。圖 2 的實測波形清晰地說明了這種漏極電流的分流現象。
在關斷瞬態期間，部分負載電流（原理圖中的 ILoad）被上橋臂和下橋臂的緩沖電容 C1與 C2 分流（即Ics1和 Ics2）。由于這種電流分流，流入器件本身的電流（ IDUT）隨之減小。因此，電壓與電流的重疊面積減小，關斷開關損耗也隨之降低。
圖2. 波形對比展示了利用緩沖電路實現的關斷電流分流
結論
在 LLC 諧振變換器里使用 Cascode SiC JFET，外部 Cds 是一把雙刃劍：一方面增加 Cds 會拉高維持 ZVS 需要的最小過渡時間，死區時間設置必須隨之放大，并預留時序裕量，避免丟 ZVS；另一方面，合理配置 Cds 緩沖電容，可以分流關斷電流，減小器件自身的電流電壓交疊，降低關斷損耗，而且緩沖電容存儲的能量能夠回饋母線，不會帶來額外損耗。 這套方案尤其適合工作頻率高于諧振點、初級側電流較大的 LLC 場景，用來抑制 dv/dt、改善振鈴和 EMI。實際設計時，需要結合開關電流大小計算最小 Ttr，再綜合驅動延遲、PCB 布局、柵極電阻等因素確定最終死區，在 ZVS 裕量、損耗、EMI 三者之間找到平衡點。
